锁相环(PLL)

时钟生成

晶振可以产生稳定的时钟周期，但频率只能是在兆赫兹的量级。PLL利用晶振作为参考时钟，可以输出一个更高频率的时钟信号，提供给时序电路使用。

如图所示，锁相环（Phase-Locked Loop，PLL）由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。实现的是输出与输入相等，最终得到稳定的输出频率.

PLL的原理是其中的VCO的振荡频率随着输入电压变化而变化，它的输出就是整个PLL的输出，也就是我们最终拿到的时钟信号。VCO的输出会反馈回PLL，由PD比较他们两 者的相位。如果晶振相位稍快，就把VCO输入电压调低，如果晶振相位稍慢，就把VCO输入电压调高，从而得到稳定的高频时钟信号。

数据重定时

PLL还可以用来做时钟恢复和数据重定时。

如图所示，经过传输线后的信号波形变得不稳定。可以考虑将数据作为参考，输入到PLL中，恢复一个与数据同步的时钟，用该时钟信号和D触发器重新对数据采样，得到新的重定时数据。

参考资料

  • 张肃文.高频电子线路.第5版[M].高等教育出版社,2009.432-458